验证学习汇总
对前段时间的验证学习问题相关资料进行汇总：
SV：
virtual:关键词“virtual”在system Verilog的作用及用法_systemverilog virtual_挣扎着的咸鱼的博客-CSDN博客
句柄：Systemverilog中的句柄和对象 - 知乎 (zhihu.com)
ref:systemverilog中ref的用法_systemverilog中的ref_Alfred.HOO的博客-CSDN博客
SystemVerilog通过值传递的方式来传递参数，实参将被整体复制，这将消耗一定的内存和操作时间。而使用引用传递（ref），只是获取实参的入口地址（句柄或者指针），操作速度快，减少内存的使用。除此之外，在子程序修改ref参数变量的时候，其变化对于外部是立即可见的，这一点很有用。
如果为了避免外部传入的ref参数会被方法修改，则可以添加const修饰符，来表示变量是只读变量。
覆盖率：
Block覆盖率隐藏else覆盖不到问题：cadence Incisive Comprehensive coverage(ICC)说明文档（一）-单片机-51测试网 (51c51.com)
断言：
sv断言写法_断言怎么写_super_naonao_study的博客-CSDN博客
UVM：
：：SystemVerilog范围解析运算符 - 代码先锋网 (codeleading.com)
uvm_object:（2）UVM基础之域的自动化(field automation)_数字ic攻城狮的博客-CSDN博客